DDR 布线规则

 DDR内存布线指导

 

信号引脚说明：

VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。

VDD为器件内核供电，VDDQ为器件DQ和I/O供电，若无特别说明，两者是等效的。

DQS（Bi-directional Data Strobe双向数据控制引脚）

ODT就是将终结电阻移植到了芯片内部，主板上不在有终结电路。ODT的功能与禁止由北桥芯片控制，ODT所终结的信号包括DQS、RDQS（为8bit位宽芯片增设的专用DQS读取信号，主要用来简化一个模组中同时使用4与8bit位宽芯片时的控制设计）、DQ、DM等。需要不需要该芯片进行终结由北桥控制。

对于突发写入，如果其中有不想存入的数据，仍可以运用DM信号进行屏蔽。DM信号和数据信号同时发出，接收方在DQS的上升与下降沿来判断DM的状态，如果DM为高电平，那么之前从DQS中部选取的数据就被屏蔽了。有人可能会觉得，DM是输入信号，意味着芯片不能发出DM信号给北桥作为屏蔽读取数据的参考。

在选定列地址后，就已经确定了具体的存储单元，剩下的事情就是数据通过数据I/O通道（DQ）输出到内存总线上了。

 

1、DQS是内存和内存控制器之间信号同步用的。
由DQ信号发出端发出DQS，信号接收端根据DQS的上、下沿来触发数据的接收。
简单点说，如果是从内存中读取信号，那么主板北桥（内存控制器）根据内存发出的DQS来判断在什么时候接收读出来的数据。如果是写的话，就正好相反，内存根据北桥发出的DQS来触发数据的接收。
DDR2每芯片有一个读、写双向的DQS，DDR3是有读和写两个DQS（2个DQS的好处是，不必等待DQS反向）。

2、DDR的内核时钟只有100M 133M 166M 200M四种，由于几代预读取能力不同，那DDR3举例，它的等效频率就成了800M ---1600M这个应该是它的范围吧?
是的。内核时钟*预读取位数*2=等效时钟频率。

--------------------- 本文来自 长弓的坚持 的CSDN 博客 ，全文地址请点击：https://blog.csdn.net/wordwarwordwar/article/details/78936555?utm_source=copy 

 

PCB指导：

1.DQ,DQS和CLK信号线选择VSS作为参考平面，因为VSS比较稳定，不易受到干扰；地址线/命令/控制信号线选择VDD作为参考平面，因为这些信号线本身就含有噪声。

2.DQS一般布线的位置是数据信号组内同一信号组中DQ走线的中间，因此DQS与DQ之间的间距一般不提

3.DQS与时钟信号线不相邻

4.为了避免串扰，数据信号组与地址/命令/控制信号组之间的走线间距至少20mil，建议它们在不同的信号层走线

5.时钟信号组走线尽量在内层，用来抑制EMI

6.端接技术

串行端接，主要应用在负载DDR器件不大于4个的情况下。

对于双向I/O信号来说，例如DQ，串行端接电阻Rs放置在走线的中间，用来抑制振铃，过冲和下冲。

对于单向的信号来说，例如地址线，控制线，串行端接电阻放置在走线中间或者是信号的发送端，推荐放置在信号的发送端

7.未用的DQ引脚

对于x16的DDR器件来说，未用的引脚要作一定的处理。例如x16的DDR来说，DQ15：DQ8未用，则处理如下，将相关的UDM/DQMH拉高用来屏蔽DQ线，DQ15：DQ8通过1~10k的电阻接地用来阻止迸发写时的噪声。

8.

9.