如何解决使用 Yosys 将 verilog 转换为 aiger
我有几个 verilog 文件，我想使用 Yosys 将它们转换为 aiger 格式，我在 yosys 中使用以下命令：
read_verilog gclk_reg.v nld_and.v my_ff_W_8_.v gated_netlist.v
synth_xilinx -flatten -top gclk_reg
aigmap
write_aiger -ascii my.aag
当我使用 aigmap 命令时，它显示如下单元格：
VCC LUT2 GND LDCE
无法替换。
不出所料，write_aiger 命令失败，表明：
那么如何将这些单元格映射到 write_aiger 的允许单元格？（我也使用了 abc -g AND 命令，但它仍然失败）
非常感谢！！
解决方法
使用 synth 而不是 synth_xilinx。这将映射到 aigmap 理解的一组 Yosys 内部门，而不是一组 Xilinx 原语。
版权声明：本文内容由互联网用户自发贡献，该文观点与技术仅代表作者本人。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如发现本站有涉嫌侵权/违法违规的内容， 请发送邮件至 dio@foxmail.com 举报，一经查实，本站将立刻删除。
