如何解决VHDL -- 设置外部库的原语“参数”
我设法为 Latice 综合了一个简单的设计，它使用了来自 Latice ice40 技术库 (here) 的原始 SB_PLL40_PAD。本文档包含对 SB_PLL40_PAD 的端口（第 98 页） 和参数（第 99 页）的描述>.
我知道如何在我的 VHDL 中使用它的端口导入原语，但我对如何使用参数一无所知（例如 FeedBACK_PATH、{{ 1}}...) 以配置导入的原语。
这是我的 VHDL 设计，它导入了原始 DIVR 及其端口：
SB_PLL40_PAD在 Verilog 中，端口 和 参数 的实现方式类似于 this，但在 VHDL 中必须以不同的方式实现...
有人知道怎么做吗？
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