我可以在 pygments 中使用 SystemVerilogLexer 从 verilog 文件中检索端口吗？

如何解决我可以在 pygments 中使用 SystemVerilogLexer 从 verilog 文件中检索端口吗？

我正在尝试编写一个 Python 脚本来读取 Verilog 文件并检索模块的端口声明。

例如

module jdflipflop(q,qbar,clk,rst,d);
    output reg q;
    output qbar;
    input clk,rst;
    input d;

    assign qbar = ~q;

    always @(posedge clk)
    begin
        if (rst)
            q <= 0;
        else
            q <= d;
    end
endmodule

此代码应返回所有已定义端口的端口名称、方向和类型。我想知道我是否可以为此使用 Pygments 中的 systemVerilogLexer？我已经使用正则表达式成功地做到了这一点，但如果我正在阅读的代码使用 ANSI 样式，我的代码将无法工作。