Emacs VHDL 模式智能选项卡

如何解决Emacs VHDL 模式智能选项卡

我在 Emacs 中使用 VHDL 模式，主要用于源代码格式化。但是，智能选项卡功能会显示意外行为；它插入用于对齐的制表符。

emacs config文件：（最后两行根据https://www.emacswiki.org/emacs/SmartTabs#VHDL添加）

(require 'package)
(add-to-list 'package-archives '("melpa" . "https://melpa.org/packages/"))
(package-initialize)
(custom-set-variables
 '(package-selected-packages (quote (smart-tabs-mode evil)))
 '(vhdl-basic-offset 4)
 '(vhdl-indent-tabs-mode t)
 '(vhdl-standard (quote (8 nil))))
(custom-set-faces
 )
(require 'evil)
(evil-mode 1)
(smart-tabs-advice vhdl-indent-line vhdl-basic-offset)
(setq vhdl-indent-tabs-mode t)

格式化输出：（注意 stackoverflow 将制表符转换为空格并注意“:”是如何未对齐的，因为 stackoverflow 显然使用了 4 的制表符宽度）

library ieee;
use ieee.numeric_std.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity test is
    port (
    clk        : in     std_logic;
    rst        : in     std_logic;
    verylongsignalname : buffer std_logic;
    s          : buffer std_logic);
end entity test;

使用 -Q 以批处理模式运行 vhdl-beautify-buffer 会导致相同的结果。

如何防止它使用制表符对齐，同时仍然使用制表符进行缩进？