SystemVerilog：有没有办法让 reg 在一行中延迟超过 1 个时钟周期？

如何解决SystemVerilog：有没有办法让 reg 在一行中延迟超过 1 个时钟周期？

我有一堆信号要延迟 x 个周期，这样我就可以轻松地调试波形中的信号。基本上我想为不同的单位制作信号对齐在一起。

我知道你可以这样做，但这是为每个信号写两行而忽略 for 循环。有没有办法在每个信号 1 行中做到这一点？

std::transform(begin(myList),end(myList),begin(myVector),[](Stocks& stock)
    {
        return &stock;
    });

编辑：另一种选择是实现一个执行移位寄存器的子模块，但我正在寻找一个只有 1 个模块的选项。

解决方法

您可以使用未打包的数组连接

<?xml version="1.0" encoding="utf-8"?>

<LinearLayout 
    xmlns:android="http://schemas.android.com/apk/res/android"
    android:layout_width="match_parent"
    android:layout_height="match_parent"
    android:orientation="vertical" >

    <ImageView
        android:id="@+id/photo_1_preview"
        android:layout_width="350dp"
        android:layout_height="350dp"
        android:adjustViewBounds="false"
        android:scaleType="fitStart"
        android:src="@drawable/android"/>

</LinearLayout>