如何解决在 Modelsim 上进行仿真时,组件和实体之间的类型不匹配
我请求帮助,因为我完全陷入了我的 VHDL 项目。我所有的 VHD 文件都可以编译而没有任何错误,但是当我想在 Modelsim 上模拟整个块时,我得到的是:
# ** Fatal: (vsim-3807) Types do not match between component and entity for port "nibble1".
# Time: 0 ps Iteration: 0 Instance: /myadder_vhd_vec_tst/i1 File: Adder.vho Line: 37
# FATAL ERROR while loading design
# Error loading design
Error loading design
# End time: 09:47:42 on May 31,2021,Elapsed time: 0:00:01
# Errors: 1,Warnings: 0
Error.
这应该是一个容易发现的错误,但我已经检查了我的类型一千次,它们似乎都匹配。这是我的代码。它们再次全部编译,但只有当我尝试在 Modelsim 上进行仿真时才会出现这些错误。
library IEEE;
USE IEEE.STD_LOGIC_1164.all;
USE IEEE.NUMERIC_STD.all;
ENTITY myAdder IS
PORT
(
nibble1,nibble2 : IN unsigned(3 downto 0);
sum : OUT unsigned(3 downto 0);
carry_out : OUT STD_LOGIC
);
END myAdder;
ARCHITECTURE myArch OF myAdder IS
signal temp : unsigned(4 downto 0);
BEGIN
temp <= ("0" & nibble1) + nibble2;
sum <= temp(3 downto 0);
carry_out <= temp(4);
END myArch;
该错误特别提到了奇怪的端口“nibble1”。 谢谢。
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