如何解决模拟VHDL文件时，如何在modelsim中使用类型为unsignedn downto 0的force命令？
在初始化测试输入时，据我所知，您必须使用 force 命令。例如要创建一个时钟周期，计算我正在模拟的实体有一个名为时钟的输入，它是 std_logic 类型，我通常会写
force clock 0 0,1 1 -repeat 2
在modelsim的终端 我该如何做类似的事情，但例如使用 unsigned(8 downto 0) 类型？
版权声明：本文内容由互联网用户自发贡献，该文观点与技术仅代表作者本人。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如发现本站有涉嫌侵权/违法违规的内容， 请发送邮件至 dio@foxmail.com 举报，一经查实，本站将立刻删除。
