如何解决Modelsim Se-64 10.5 Outwave 不生成
所以这里是 vhdl
library ieee;
use ieee.std_logic_1164.all;
entity str is
port( X,Y,Cin: in std_logic;
sum1,carry1: out std_logic);
end str;
architecture arc_FA of str is
component FaHa
port (A,B: in std_logic;
sum,carry: out std_logic);
end component;
component structor
port (r,s: in std_logic;
t: out std_logic);
end component;
signal s1,s2,s3: std_logic;
begin
out1: FaHa port map (X,s1,s2);
out2: FaHa port map (s1,Cin,sum1,s3);
out3: structor port map (s3,carry1);
end arc_FA;
我和同学用的是同一个版本的modelsim 这仅在我使用结构模型时发生(当我尝试使用行为和数据流时正确生成波形) 谁能告诉我怎么了?
虽然我认为代码是正确的,但是当我尝试生成波形时,输出中没有任何值 waveform
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