什么是格式错误的语句错误 Verilog？

如何解决什么是格式错误的语句错误 Verilog？

调用 gate_and_2 给我格式错误的语句错误。为什么以及如何解决？

gate_and_2 是一个简单的门，其中输入是两位（所以我可以做 out = in[0] & in[1]）

module gate_and_16(
    output o,input [15:0] in
);
    integer i;
    integer j;
    
    assign j = 7;
    
    wire [7:0] w0;
    wire [3:0] w1;
    wire [1:0] w2;
    
    always @(*) 
    begin
  
    for(i=0;i<16;i=i+2) begin
        gate_and_2 p1(w0[j],in[i+1:i]);
        assign j = j - 1;
    end
    
    assign j = 0;
    for(i=0;i<8;i=i+2) begin
        gate_and_2 p2(w1[j],in[i+1:i]);
        assign j = j - 1;
    end
    
    assign j = 0;
    for(i=0;i<4;i=i+2) begin
        gate_and_2 p0(w2[j],in[i+1:i]);
        assign j = j - 1;
    end
    
    end
    
    gate_and_2 p3(o,w2);

endmodule