当 L1 访问延迟较高时，用于有用工作的处理器周期较少

我在具有两种不同配置的处理器模拟器上运行基准程序。

Config 1 有 L1 访问延迟（hitDelay 和 missDelay 为 1 个周期）配置 2 的 L1 访问延迟为 7 个周期。

在同一基准的两次运行中完成的动态指令总数为 13743658，但归因于完成和提交有用指令的周期数在配置 2 中为 68,782.17，在配置 1 中为 158,498.33。

所以，奇怪的是，当 L1 访问延迟为 7 个周期时，处理器花费的周期更少 (68,782.17)，而当 L1 访问延迟为 1 个周期时，处理器花费的周期数为 158,498.33。

有人可以解释为什么会这样。这似乎违反直觉。