错误：有序端口连接不能与命名端口连接混合

如何解决错误：有序端口连接不能与命名端口连接混合

我试图在Verilog HDL中实现一半加法器。我成功地写出了设计源文件，并且在测试台中实例化模块时遇到了错误。是什么原因引起的？

设计在这里：

module half_adder(a,b,sum,carry);

 input a,b;
 output sum,carry;

 assign sum=a^b;
 assign carry=a&b;

endmodule

测试台是：

实例化语法出了什么问题？

解决方法

消除最后一个信号后的结尾逗号。更改：

.carry(c),

收件人：

.carry(c)

,

.carry（c）之后有一个额外的“，”

`include "half_adder.v"

module half_adder_tb;

    reg i0,i1;
    wire s,c;

    half_adder HAI (
        .a(i0),.b(i1),.sum(s),.carry(c)
    )

endmodule;