电禁用FPGA区域？

如何解决电禁用FPGA区域？

我从事DPR项目已经有一段时间了，我一直在想是否有办法禁用FPGA区域以降低芯片的静态功耗？

使用Xilinx Vivado，我知道我能够定义pblock并告诉工具链不要在其中放置任何块/路径，但是由于该区域仍处于供电状态，我认为这里仍然会有一些泄漏电流。因此不会减少静态功耗。

鉴于我对FPGA架构的了解，我想可能有一种方法可以禁用整个时钟区域，但是我不确定。 Vivado文档似乎并未指出这样做的方法。

此外，鉴于可以做到这一点的假设，ICAP是否仍在运行并可用于DPR？我认为，如果尝试在禁用区域使用ICAP来重新配置FPGA，则对FPGA部分将无能为力，但我担心这会使ICAP挂起。

你们中的任何人找到了一种方法来执行此操作吗？或者我缺少某种文档资料？

今天愉快。