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chisel
chisel专题提供chisel的最新资讯内容,帮你更好的了解chisel。
使用MixedVec在凿子中使用动态参数创建IO包
我的代码如下 <pre><code>class HWBLOCK(dummy_val : Int)(p : Parameters) extends Bundle{ private val temp = Reg(Vec(dummy_val,
作者:佚名 时间:2022-08-23
为什么sbt失败并显示“ Expected';'”?
当我从<a href="https://github.com/Intensivate/learning-journey" rel="nofollow noreferrer">learning-journey</a>项目运行凿子设计
作者:佚名 时间:2022-08-16
Chisel支持很好哪些FPGA供应商板?
Chisel支持(很好)哪些FPGA供应商板?市场上大多数FPGA是否得到通用支持?还是我们在购买时需要注意
作者:佚名 时间:2022-08-16
构建VCS模拟器后,如何使Verilog准备好使用CAD工具
我已经使用某些配置(默认,DualCoreConfig,RoCCExampleConfig等)成功构建了VCS模拟器,并在vism / generation-src
作者:佚名 时间:2022-08-15
如何在合成后将火箭映射为FPGA的火箭芯片生成器中创建内存?
我尝试使用Mem(1024,UInt(width = xLen));但是在Xilinx vivado中合成生成的Verilog文件之后。内存映射为分布
作者:佚名 时间:2022-08-08
使用外交手段时的IP块生成/测试可以提供虚拟节点吗?
我一直在研究用于利用外交的火箭芯片,并且对外交运作的总体结构有很好的了解。 (我不完全理解它
作者:佚名 时间:2022-07-22
如何在凿子中的2个时钟域之间同步捆绑
我正在尝试在不同时钟域的2个模块之间同步信号束。我可以通过手动实例化它们之间的AsyncQueue来做到这
作者:佚名 时间:2022-07-26
检索RegInit的重置值
是否有办法通过探测产生类型的成员来获取<code>RegInit</code>的重置值?我可以看到RegInit将返回类型(例
作者:佚名 时间:2022-06-12
扩展数据类型或添加信息的方式
看来,Chisel中的大多数<code>Data</code>类型都是密封类,不允许用户从它们中扩展。是否可以添加有关某些
作者:佚名 时间:2022-06-12
检索踏板内部的凿子源描述
我目前正在尝试增加覆盖范围。对于输入的LoFIRRTL代码,我可以这样做,如下所示: <pre><code>COVERAGE RE
作者:佚名 时间:2022-06-12
访问regmap RegFields
我正在尝试寻找一种干净的方法来访问与<code>regmap</code>一起使用的<code>*RegisterNode</code>,以创建文档和
作者:佚名 时间:2022-06-12
如何将不建议使用的低Firrtl转换转换为Dependency API
我正在更新如下所示的Firrtl变换 <pre><code>class RetimeTransform extends Transform { override def inputForm: CircuitForm
作者:佚名 时间:2022-06-11
如何将我的Testbench与C ++库集成在一起?
我有一个使用peekpoketester的凿子测试台。我有一个要在测试台中使用的C ++库。有没有办法在凿子/ scala中
作者:佚名 时间:2022-06-11
如何在生成的Verilog中使用凿子矢量中选定元素的val名称
我正在尝试在生成的Verilog中保留信号的Val名称。 Val是从凿子Vector(Vec)中动态选择的元素。下面是我的
作者:佚名 时间:2022-06-11
使用UInt在Seq中获取物品
我试图写一个缓存,所以创建了一个<code>Seq</code>类型的<code>Mem</code>,因为我想同时访问一组缓存中的所
作者:佚名 时间:2022-06-10
用凿子实施一个相对较大的项目,如何检查完成的进度
我正在使用凿子实现需要调用许多相同模块的项目,并且正在使用for循环来实现它。项目的编译没有问
作者:佚名 时间:2022-06-10
如何在凿子中自由分配vec型变量的值?
我定义了一些vec变量。 <pre><code>val r_parameters = Wire(Vec(RANK, UInt(log2Ceil(RANK).W))) val test0 = Wire(Vec(RANK, UInt
作者:佚名 时间:2022-06-09
凿子:在最终的Verilog中获取信号名称
我想直接从Chisel代码中自动执行ILA的实例化。这意味着实例化如下所示的模块: <pre><code>i_ila my_ila( .c
作者:佚名 时间:2022-06-08
如何在凿子中初始化向量
我想将向量初始化为常量。 我编写以下代码: <pre><code>val routing_p0 = Wire(Vec(1.U(6.W), 6.U(6.W), 11.U(6.W), 30.
作者:佚名 时间:2022-06-07
凿子/ FIRRTL DefnameDifferentPortsException
我最近将我的一个大型项目的凿子版本从3.1.1更新到了3.4.0;但是,我得到了一堆<code>firrtl.passes.CheckHighFo
作者:佚名 时间:2022-06-07
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