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cpu-architecture
cpu-architecture专题提供cpu-architecture的最新资讯内容,帮你更好的了解cpu-architecture。
RiscV 交换指令在单周期 CPU 中是不可能的,因为它会写入两个寄存器?
我的讲师说我们无法在 RiscV 处理器单周期中实现以下命令: <pre><code>swap rA, rB </code></pre> 在寄存器
作者:佚名 时间:2022-05-28
在 Coffee Lake (Skylake) 上进行 bigint 乘法的第一步中,ADD 比 ADC 慢
将下面突出显示的行中的 <code>add</code> 更改为 <code>adc</code> 可显着<strong>提高</strong>性能。我觉得这很违
作者:佚名 时间:2022-05-28
RiscV转发,我们为什么不需要呢?
谁能帮我理解为什么在第 1 行和第 3 行之间我们不需要转发(1 和 2 之间没有绿色箭头) <img src="htt
作者:佚名 时间:2022-05-28
究竟什么是机器指令?
<块引用> 主存中的用户程序由机器指令和 数据。相比之下,控制存储器保存了一个固定的微程序, 临时
作者:佚名 时间:2022-05-28
RAM/Disk Memory 的访问速度是否取决于其容量?
如图所示,随着内存容量的增加,访问时间也在增加。 访问时间取决于内存容量是否有意义..???
作者:佚名 时间:2022-05-28
汇编程序如何将 1 和 0 的 ASCII 字符串转换为与该特定操作码匹配的电气模式?
为了简单起见,假设我只想翻译以下汇编指令: <pre><code>AND R2, R2, #0 </code></pre> 让我们再次假设
作者:佚名 时间:2022-05-28
如何在“计算机”中将整数转换为二进制?
我知道计算机内存中的所有内容都以 0 和 1 的形式存储。具体来说,让我们举一个整数的例子。我们分
作者:佚名 时间:2022-05-28
一些与计算机架构相关的问题缓存性能
有关 X5650 处理器的详细信息,请访问 <a href="https://www.cpu-world.com/CPUs/Xeon/Intel-Xeon%20X5650%20-%20AT80614004320AD%2
作者:佚名 时间:2022-05-28
这个缓存未命中练习的答案是什么
练习 5.<br/> 英特尔至强 X5650 处理器具有以下特点, <pre><code>taken from /proc/cpuinfo: vendor_id : GenuineIntel cpu
作者:佚名 时间:2022-05-28
关于缓存性能的一些问题计算机架构
有关 X5650 处理器的详细信息,请访问 <a href="https://www.cpu-world.com/CPUs/Xeon/Intel-Xeon%20X5650%20-%20AT80614004320AD%2
作者:佚名 时间:2022-05-28
在 2 路关联缓存上确定数组就地反转的缓存未命中数
考虑一台 32 位计算机。采用2路关联缓存,缓存块为8个字,512组。<br/> 考虑以下代码块 <pre><code>int A[N
作者:佚名 时间:2022-05-27
如果在较低级别内存增加/降低速度,程序中函数/方法的位置是否重要?
假设我编写了一个包含许多<strong>函数/方法</strong>的程序。在这个程序中,与其他函数相比,某些函数
作者:佚名 时间:2022-05-27
Intel(x86_64) 64 位与 32 位整数运算性能差异
我在测试某个程序时遇到了一个相当出乎意料的异常。 我编写了一个简单的程序来计算素数,并使
作者:佚名 时间:2022-05-27
为什么我的电脑更喜欢偶数核?
我的电脑配备了第 10 代 Core i7 vPRO,并启用了虚拟化。 8 个内核 + 8 个虚拟内核。 (<a href="https://ark.intel.
作者:佚名 时间:2022-05-27
超越指令级并行的架构改进
在学习了计算机架构课程之后,似乎所有架构级别的性能提升都来自于利用并行性,而且目前正在推动
作者:佚名 时间:2022-05-27
c ++ 17如何获得跨平台的CPU架构
基本上,我喜欢获取运行应用程序的 CPU 架构的类型 类似于 node.js <a href="https://nodejs.org/api/os.html#os_os_arch
作者:佚名 时间:2022-05-27
64 位计算机如何更改内存中的一个字节?
如果 C 程序更改字节数组中的一个字节,会执行哪些机器指令?硬件是否需要读取 8 个字节,更改一个
作者:佚名 时间:2022-05-27
为什么 x86 分页没有权限环的概念?
早在 1982 年,当 Intel 发布 80286 时,他们为分段方案(环 0-3)添加了 4 个特权级别,由全局描述符表 (GDT
作者:佚名 时间:2022-05-27
memory_order_relaxed 和可见性
考虑两个线程,T1 和 T2,它们分别存储和加载一个原子整数 a_i。让我们进一步<em><strong>假设</strong></em>
作者:佚名 时间:2022-05-27
一个简单的 5 级处理器的级需要多少个时钟周期?
5 级流水线 CPU 具有以下阶段序列: <ul> <li>IF – 从指令存储器中提取指令。 </li> <li>RD – 指令
作者:佚名 时间:2022-05-27
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