尝试在modelsim中模拟我的测试平台时遇到问题，我收到错误消息，我的实体没有架构。测试平台在modelsim

我有一个 SystemVerilog 测试平台，我想在其中使用我程序中其他 <code>case</code> 语句中的 <code>case</code> 语句

我想知道 `include 预处理器指令有什么用，以及 <strong>何时</strong> 使用它。例如，我使用的是 Xilinx 的 Viv

我正在 VHDL 上为给定的输入位序列 (10100110) 制作 FSM Moore 序列检测器，但现在我还想向输入位序列添加偶

所以这里是 vhdl <pre><code> library ieee; use ieee.std_logic_1164.all; entity str is port( X,Y,Cin: in std_logic; sum1

我有一条 2D 线，我试图将其中的一排分配给相同长度的临时线。出于某种原因，在模拟中，临时线不采

我尝试过这样做： <pre><code>module encoder #( parameter WIDTH = 4 ) ( input wire [WIDTH-1: 0] in, output reg [$

我们总是有一些 HDL 模块用于不同的 FPGA 项目。可能是 DSP 模块或协议控制器等。设计可重用的模块是一

我试图对向量进行排序，例如，如果输入是 101010，输出将是 111000。每次当我尝试模拟代码时，我的输出

基本上我在一个包中声明了一个 typedef 枚举（在一个名为 Definition.sv 的文件中）： <pre><code>typedef enum

我很困惑。 Vivado 2021.2 是否包含使用 Webpack 许可的 SDK？ Digilent 说是：<a href="https://reference.digilentinc

根据研究，触发器的输入值在一个上升/下降沿期间读取并在下一个上升/下降沿输出，但是，我在测试台

我有一个使用 vhdl 实现的设计，该设计基于时钟触发，该时钟根据 sel 输入和另一个 2 位输入将输入信号

常规 std.logic 库中是否存在将布尔数据类型转换为 vhdl 中的 std 逻辑的现有函数？

我有一个 4 位的 std_logic_vector，其值以 2 的补码表示。我想提取它的无符号值 <pre><code>signal FOURbits_2sco

我们在凿子里有类似 <code>typedef</code> 的东西吗？ 例如（假设语法）： <pre><code>typedef UInt(8.W) SHOR

我正在使用 Verilog 在 Vivado 工作。假设我有 2 个寄存器： <pre><code>reg [3327:0]a; reg [1023:0] b; </code></pre> <p

我有一堆信号要延迟 x 个周期，这样我就可以轻松地调试波形中的信号。基本上我想为不同的单位制作

我需要你的帮助来解决这个问题： <pre><code>-Line 34. Only SHARED variables can be declared here -Line 35. Only SHARED v

这是我正在尝试实现的模块。我想要做的是，接收一个向量，说 2 位宽，有 4 个元素，我将这些元素线