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vivado
vivado专题提供vivado的最新资讯内容,帮你更好的了解vivado。
vivado hls 中的以下代码有什么问题?
下面的代码应该从 DDR 中读取一个值,递减它,将结果写回同一个地址,然后读取下一个值,重复 256 次
作者:佚名 时间:2022-05-31
将对象传递到 SystemVerilog 任务/函数 - Vivado Zynq 验证 IP/API
我在 Vivado 中有一个测试平台,它具有 IP 层次结构——一些自定义 IP 和一些 Xilinx IP,例如 Zynq 处理系统
作者:佚名 时间:2022-05-31
参数化打包结构中字段的位宽,以便模块在端口映射中使用时可以推断位宽
也讨论于: <a href="https://verificationacademy.com/forums/systemverilog/parameterizing-bit-widths-fields-packed-struct-so-mo
作者:佚名 时间:2022-05-31
Xilinx - Vivado 项目:VGA IO 不工作
我是 Xilinx-Vivado 的新手。所以目前我们只需要看看 Vivado 和 SDK 是如何使用 Zybo Zynq-7000 Board 工作的。我在
作者:佚名 时间:2022-05-31
Vivado:[XSIM 43-3294] 收到信号 EXCEPTION_ACCESS_VIOLATION
运行模拟时出现以下错误。 <pre><code>ERROR: [Common 17-39] 'launch_simulation' failed due to earlier errors. </co
作者:佚名 时间:2022-05-30
输入数据未加载到寄存器中 - 仅在综合后时序仿真 [VHDL][Vivado] 中出现问题已解决
<strong>这是什么</strong> 我正在尝试创建一个简单的 FIR 滤波器。我要向您展示的内容可能并不完全
作者:佚名 时间:2022-05-30
Vitis 安装前/安装后阶段的 Qemu 错误
TL;DR- Vitis 在安装后抛出 qemu 错误,说在更改解释器中解压需要长度为 56 的字符串参数 您好,这是
作者:佚名 时间:2022-05-30
错误:在...附近输入错误;当前类型...;预期类型
我想分别将来自 r_D1_1 和 r_D2_1 的数据(这些是来自单独实体的输出并不断变化)输入到 r_wave0 和 r_wave1
作者:佚名 时间:2022-05-29
如何将 Fifo Generator (13.2) 与 AXI Stream 接口
我需要帮助解决简单的问题。 对于我的学校项目,我需要模拟 FIFO Generator IP 核 (13.2)。但我必须使
作者:佚名 时间:2022-05-29
FIFO Generator 13.2 仿真带 AXI 流接口
你好,我需要你的帮助! 我只想模拟 FIFO Generator 13.2(使用 AXI-Stream)。 当我模拟这个 IP-Core 时,
作者:佚名 时间:2022-05-29
VHDL 和或反相电路,在仿真期间的前 5 ns 内输出未确定内部信号也没有显示在波形上
我试图展示一个简单的“与”或“反相”电路的仿真结果。一段时间以来,我一直在努力弄清楚这件事
作者:佚名 时间:2022-05-28
如何在 petalinux 的自定义应用程序中使用 axi dma 内核模块?
我正在尝试使用 <a href="https://github.com/bperez77/xilinx_axidma" rel="nofollow noreferrer">(Github repo)</a> 提供的 Xilinx-ax
作者:佚名 时间:2022-05-27
“GT0 未在 xil_defaultlib 中编译”和“gt 未声明”
这是我第一次在 VHDL 中工作,我想知道为什么我会收到“gt1 未在库 'xil_defaultlib' 中编译,并且在 struc_arc
作者:佚名 时间:2022-05-27
使用 Vivado 将函数的返回值分配给 VHDL 中的多维数组失败
我有以下包,它定义了一个二维数组类型和一些返回初始化二维数组的随机函数。 <pre><code>-- <matrix
作者:佚名 时间:2022-05-26
在 Vivado HLS 上裁剪图像边缘
我需要在 Vivado HLS 上裁剪出图像的前 20 列和后 10 列。 <pre><code>Top Level Function: #include "video_crop.h"
作者:佚名 时间:2022-05-25
Verilog 中的未知模块错误,但模块已存在
我正在为我所在的数字逻辑课程做预实验。我们必须设计一个 n 位计数器和一个半加法器,然后是另一
作者:佚名 时间:2022-05-25
Vivado - 请解释为什么在我的行为测试中得到 U?
<pre><code>[this is whats in my design source][1] library IEEE; use IEEE.STD_LOGIC_1164.ALL; </code></pre> -- 如果使用,
作者:佚名 时间:2022-05-25
如何在 VHDL 中的每个时钟周期设置一个标志
我需要在每个时钟周期增加我的计数器,我的第一个想法是在每个时钟周期设置一个标志 count<='1' 然后
作者:佚名 时间:2022-05-25
创建具有可变宽度和输入数量的 VHDL 多路复用器
我正在尝试创建一个具有可变宽度和输入数量的总线/数据流多路复用器,并将其用作 Vivado 模块设计中
作者:佚名 时间:2022-05-25
VHDL 中的无符号加法导致长度不正确的无符号结果
<strong>更新</strong> @user1155120 下面的评论是正确的: <块引用> 这告诉你错误在 - 此处的其他分配范
作者:佚名 时间:2022-05-24
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