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xilinx专题提供xilinx的最新资讯内容，帮你更好的了解xilinx。
定点格式DDS编译器
是否可以将dds编译器用于定点信号输入的matlab？我在文档中找不到这个问题。 谢谢！
使用Vivado HLSXilinx构建8x1 Mux的逻辑
我想通过HLS创建8x1 MUX IP块。 MUX模块应为8个输入和单个输出。 八个输入流：每个输入流的数据宽度：32
AWS F1上的AES或其他加密实施
嗨，我在Github的SDAccel / Vitis文档[这里] [1]中看到了一些支持的AES加密。有什么方法可以使用HDK流实现AES
Verilog中的axi dma配置和用法
我正在使用Vcu1525开发板。 我想访问DDR4内存，我知道我必须使用DDR4 SDRAM MIG IP。 我在从属和主
AWS F1从Vitis HLS项目获得Vivado IP并在HDK流中使用
我从ThomasXilinx [https://forums.aws.amazon.com/message.jspa?messageID=954888]获得了关于此线程的出色帮助 我复制
Xilinx eprom刷新失败并出现各种错误
<strong>症状：</strong>：当我从IDE中选择“程序闪存”菜单时，它开始工作，但在随机点上失败。有时它
xf::HoughLines 无法正确合成 vivado hls 2019.1
我尝试了不同的方法来使用 xfopencv 合成我的 ip 块，但是每当我尝试在 vivado hls 2019.1 中合成我的 c 代码
使用 Xilinx 工具链构建 protobuf
我的软件正在使用 Protobuf 库 (<code>libprotoc 3.13.0</code>)。我正在 Ubuntu 18.04.1 LTS 上构建它。我需要编译 Linux
在<Zynq UltraScale + MPSoC Base TRD 2019.1-设计模块5>中运行<petalinux-build -s>时出错
如果我在<Zynq UltraScale + MPSoC Base TRD 2019.1-设计模块5>中运行<petalinux-build -s>，则会收到以下错误消息：
使用Vitis-AI进行错误编译的模型：数据值超出范围
我正在构建一个简单的自定义Keras模型，如下所示： <pre><code>model = Sequential() model.add(Conv2D(16, (16, 1), ac
将XDMA驱动程序移植到AVStream但得到了MAGIC_STOPPED
我正在尝试将XDMA WDF驱动程序移植到AVStream以捕获1920x1080流 但是当ISR被召唤时，我总是会出现MAGIC_STOPPED
如何使每个模块实例从唯一文件中读取？
在top.v中，我生成<code>pe</code>模块的X_MAX * Y_MAX实例。在pe.v中，我想初始化专门为该实例生成的内存。例
使用Vivado并行编程多个设备
我们有一个设置，其中两个Xilinx FPGA器件分别连接到计算机。我们使用Vivado Tcl控制台在自动化环境中对FP
是否可以将xilkernel代码转换为stanalone sdk项目？
是否可以将xilkernel代码转换为stanalone sdk项目？ 我有此代码用于在xilkernel中进行led bilking <pre><cod
如何在vhdl中找到两个向量的点积？
我是VHDL的新手。我正在尝试为Xilinx FPGA上的矢量点或标量积设计通用代码。假设我们有一个向量，两个
如何更改内核基地址
我试图在zedboard上引导linux，并通过Programmable Logic监视所有内存访问。我们首先尝试启动起始地址大于0x40
xilinix vivado：使用Verilog / VHDL属性标签推断FREQ_HZ
假设我正在使用xilinx Vivado，并使用以下verilog代码，并使用插入模块将其插入到块设计中： <pre><code>mo
如何在petalinux中更改内核基址
我正在为我的IP定制petalinux。我的目标是使来自Linux的所有内存请求都必须通过PL，而PL将在后端处理读/
AXI验证IP测试示例
我正在尝试将Vivado AXI验证IP设置为仅接收写事务的从属代理...。我得到的错误是，当我尝试将vivado提供
LWIP TCP重传
我正在用SDK 2017.4编译的ARTY 35T板上运行LWIP Echo Server示例。评估板与计算机之间的通信正常运行了一段时
苹果市值2025年有望达4万亿美元
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