如何解决每个时钟从寄存器移出 n 位
我正在使用 Verilog 在 Vivado 工作。假设我有 2 个寄存器:
reg [3327:0]a;
reg [1023:0] b;
每个时钟周期 Id 喜欢从 a 中取出 13 位和从 b 中取出 4 位并将它们相乘。
时钟 1:a[12:0] * b[3:0]
时钟 3:a[25:13] * b[7:4]
遍历这些寄存器的最有效方法是什么?有人告诉我使用这样的 for 循环是不正确的?
解决方法
正如@toolic 所指出的,使用循环进行迭代是一种很好的方法,并使用找到的语法 here
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