如何解决如何获得 Vivado verilog 中所有模块的原理图?
我在 Verilog 中创建了一个 Vivado 项目。在那个项目中,我在不同的文件和单个文件中编写了几个模块,但是当我单击 Schematics 时,我只得到了第一个编写的模块的一个原理图。所以我可以获得所有模块或特定模块的原理图。
版权声明:本文内容由互联网用户自发贡献,该文观点与技术仅代表作者本人。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如发现本站有涉嫌侵权/违法违规的内容, 请发送邮件至 dio@foxmail.com 举报,一经查实,本站将立刻删除。